英飛凌可控硅模塊T1189N16TOF原裝現貨--北京中興博瑞

低觸發電壓的可控硅結構保護電路設計的詳細介紹

    低觸發電壓的可控硅ESD?保護結構的設計摘要：當前的集成電路設計中大量采用了可控硅的設計結構來進行ESD的保護，但是一般的SCR保護結構很難滿足現在低電壓，以及一些特殊要求的集成電路ESD保護的要求。研究一種低觸發電壓的可控硅結構保護電路，通過和工藝寄生參數的結合，滿足了低觸發電壓的設計要求。關鍵詞：集成電路設計；英飛凌可控硅；可控硅結構；觸發電流，引言靜電放電（ESD）對CMOS集成電路的可靠性構成了很大威脅。隨著集成電路設計水平的提高和應用領域的擴大，對于CMOS集成電路來說，由于特征尺寸較小，電源電壓較低，ESD保護僅僅采用傳統的二極管結構已經不能滿足要求。

     目前廣泛使用的ESD保護電路中，可控硅（SCR）結構具有單位面積下最高的ESD?保護性能，同時具有很好的大電流特性。在P?型襯底上有相鄰的N阱及P阱,?P阱中的P型注入區，P阱中的N?型注入區，N阱中的P型注入區，N阱中的N型注入區組成了PNPN?半導體結構。結構包含一個寄生PNP三極管Q1，一個寄生NPN?三極管Q2，以及寄生電阻R1，R2。一般情況下P?阱和N?阱的摻雜濃度較低，觸發電壓通常大于幾十伏。在這種情況下，有可能SCR?保護結構還未開啟，CMOS集成電路的內部電路由于ESD?放電而被損壞。為了降低SCR保護結構的觸發電壓，同時滿足電路應用中大觸發電流的要求，本文設計了一種改進的SCR?保護結構，可以有效地解決上述問題。2?高觸發電流和低開啟電壓的SCR?結構的設計LVTSCR的設計原理。對于低壓觸發的SCR（Low-Voltage?Triggered?SCR，LVTSCR）的設計結構，從ESD放電的原理來看,主要考慮在正向的ESD脈沖下（即?I/O?PAD為正電位，GND為零電位），器件中由N型注入區，P阱，N型注入區組成的NMOS管會發生雪崩擊穿,并導致寄生的PNP三極管，和寄生的NPN三極管開啟和泄放ESD電流.?而在反向的ESD脈沖下（即?I/O?PAD?為負電位，GND?為零電位），整個LVTSCR器件表現為一個正偏的二極管特性。由于?LVTSCR的觸發電壓為器件內的NMOS管的雪崩擊穿電壓，LVTSCR保護結構的觸發電壓遠遠小于SCR保護結構。?但是，實際應用表明，SCR器件的失效部位絕大多數是在發生雪崩擊穿的NMOS管上。NMOS管雖然降低了整個SCR保護結構的觸發電壓，但是它的ESD水平限制了SCR保護結構的ESD防護水平。?根據上述設計原理，本文提出的低觸發電壓的可控硅（SCR）靜電放電保護器件，能充分發揮SCR結構具有的大電流特性和保護能力，提供一個較高的ESD防護水平.

    本文提出的可控硅結構包括P型襯底，P型襯底上通過注入形成N阱和P阱區域。在N阱區域內通過注入形成N型注入區和P型注入區，N型注入區和P型注入區與器件的第一輸入端I/O?PAD相連。在P阱區域內包含有N型注入區和P型注入區。兩個N型注入區之間的表面具有柵氧化層，柵氧化層的表面是通過多晶硅淀積形成的柵極。N型注入區通過一個電阻與器件的第一輸入端?I/O?PAD相連，N型注入區，P型注入區和多晶硅柵極與器件的第二輸入端GND相連。?與現有的SCR結構比較，本文提出的靜電放電保護結構中，P阱內的N型注入區與器件的第一輸入端I/O?PAD是通過一個電阻相連，而圖三中NMOS?管的漏極通過?N?阱與第一輸入端I/O?PAD相連。現有的SCR結構的失效部位絕大多數是在發生雪崩擊穿的NMOS管上。由于在正向的ESD放電時（即I/O?PAD為正電位，GND為?零電位），除了前述的PNPN電流泄放通路外，NMOS管下方的N型注入區，P阱，N型注入區所形成的寄生NPN三極管也是ESD電流的泄放通路。通常NPN管的電流泄放能力不如?PNPN?結構，因此最先損壞的是上述的NMOS管。

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